Overview

Os somadores de ponto flutuante s�o dif�ceis de implementar em dispositivos reconfigur�veis devido � complexidade do seu algoritmo. O trabalho proposto descreve a implementa��o de um somador de ponto flutuante utilizando processamento sequencial e concorrente em hardware reconfigur�vel. A implementa��o do somador de v�rgula flutuante utilizando o processamento sequencial utiliza menos �rea de circuito integrado, mas com um aumento significativo do atraso combinacional e do per�odo de rel�gio em compara��o com o processamento simult�neo. A implementa��o do somador de v�rgula flutuante utilizando o processamento simult�neo no Virtex 4 consome 7% da �rea de pastilha com um atraso combinacional de 24,201nsec sem offset e 27,891nsec com offset e a implementa��o do somador de v�rgula flutuante no Spartan 2E utilizando o processamento simult�neo utiliza 401 fatias com um atraso combinacional de 56. 679nsec e consome 188908 Kbytes de mem�ria, enquanto a implementa��o do mesmo no Spartan 2E utilizando o processamento sequencial consome 52% da �rea do chip com um atraso combinacional de 69,987nsec, o que implica que a velocidade de rel�gio do processamento concorrente � superior � do processamento sequencial, mas o consumo de �rea tamb�m � superior.

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9786207349197

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