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Les additionneurs � virgule flottante sont difficiles � mettre en oeuvre sur des dispositifs reconfigurables en raison de la complexit� de leur algorithme. Le travail propos� d�crit la mise en oeuvre d'un additionneur � virgule flottante utilisant un traitement s�quentiel et concurrent sur du mat�riel reconfigurable. La mise en oeuvre de l'additionneur � virgule flottante � l'aide du traitement s�quentiel utilise moins de surface de puce, mais avec une augmentation significative du retard combinatoire et de la p�riode d'horloge par rapport au traitement simultan�. La mise en oeuvre de l'additionneur � virgule flottante par traitement simultan� sur Virtex 4 consomme 7 % de la surface de la puce avec un retard combinatoire de 24,201 ns sans d�calage et de 27,891 ns avec d�calage, et la mise en oeuvre de l'additionneur � virgule flottante sur Spartan 2E par traitement simultan� utilise 401 tranches avec un retard combinatoire de 56,679 ns et consomme 188 ns. 679nsec et consomme 188908 Kbytes de m�moire alors que l'impl�mentation sur Spartan 2E en utilisant le traitement s�quentiel consomme 52% de la surface de la puce avec un d�lai combinatoire de 69.987nsec et cela implique que la vitesse d'horloge du traitement concurrent est plus �lev�e que le traitement s�quentiel mais que la consommation de surface est �galement plus �lev�e.

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9786207349166

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